{"id":32659,"date":"2021-09-05T11:18:47","date_gmt":"2021-09-05T11:18:47","guid":{"rendered":"https:\/\/driverbr.com\/?p=32659"},"modified":"2024-02-16T13:29:45","modified_gmt":"2024-02-16T13:29:45","slug":"funcao-descricao-dispositivos-de-tecnologia-futuros-international-ltd-ft233hp-ft232hp-ponte-usb-de-alta-velocidade-com-controlador-tipo-c-pd3-0","status":"publish","type":"post","link":"https:\/\/driverbr.com\/?p=32659","title":{"rendered":"Fun\u00e7\u00e3o Descri\u00e7\u00e3o. Dispositivos de tecnologia futuros International Ltd FT233HP \/ FT232HP (Ponte USB de alta velocidade com controlador tipo c \/ pd3.0.)"},"content":{"rendered":"

Fun\u00e7\u00e3o Descri\u00e7\u00e3o<\/strong><\/p>\n

O FT233HP \/ FT232HP \u00e9 um USB 2.0 Hi-Speed \u200b\u200b(480MB \/ S) para UART \/ FIFO IC com portas USB Type-C \/ PD. Pode ser configurado em uma variedade de interfaces serial ou paralelas padr\u00e3o da ind\u00fastria, como os modos UART, FIFO, JTAG, SPI (mestre) ou I2C (mestre). Al\u00e9m disso, o FT233HP \/ FT232HP apresenta a interface FT1248 e suporta um modo FIFO estilo CPU, bit-bang e um modo de interface serial r\u00e1pido.<\/p>\n

O FT233HP possui duas portas Tipo-C \/ PD, com a porta PD1, suportando as fun\u00e7\u00f5es do dissipador e da fonte de energia e a porta PD2 (somente ft233hpq e ft233hpl) trabalhando como uma porta do dissipador de energia. Ambas as portas PD suportam perfis de 5V3A, 9V3A, 12V3A, 15V3A e 20V3A PDO, e esses perfis s\u00e3o configur\u00e1veis \u200b\u200batrav\u00e9s do EEPROM externo na inicializa\u00e7\u00e3o ou redefini\u00e7\u00e3o. A porta PD1 compartilha o mesmo conector Tipo-C com dados USB, e a porta PD2 \u00e9 apenas uma porta de energia sem dados USB.<\/p>\n

Caracter\u00edsticas principais<\/strong><\/p>\n

Controlador USB Tipo-C \/ PD. O FT233HP \/ FT232HP suporta a vers\u00e3o de especifica\u00e7\u00e3o do USB Type-C 1.3. O FT233HP \/ FT232HP integra um controlador USB PD 3.0. USB PD Port 1 \u00e9 USB PD3.0 com a fun\u00e7\u00e3o USB 2.0. A primeira pot\u00eancia USB PD \u00e9 o dissipador de energia inicial quando a fonte de energia local \u00e9 apresentada, ela pode se tornar fonte de energia via negocia\u00e7\u00e3o de PD. O FT233HP possui uma segunda porta de dissipa\u00e7\u00e3o USB PD para se conectar a uma fonte de energia PD. A fun\u00e7\u00e3o FT233HP \/ FT232HP USB PD 3.0 \u00e9 compat\u00edvel com o padr\u00e3o USB PD 2.0.<\/p>\n

USB Hi-Speed \u200b\u200bpara Interface UART \/ FIFO. O FT233HP \/ FT232HP fornece USB 2.0 Hi-Speed \u200b\u200b(480MBits \/ s) para interfaces UART \/ FIFO flex\u00edveis e configur\u00e1veis.<\/p>\n

Integra\u00e7\u00e3o funcional. O FT233HP \/ FT232HP integra um motor de protocolo USB que controla a interface Macrocell Universal F\u00edsica Macrocell (UTMI) e lida com todos os aspectos da interface de alta velocidade USB 2.0. O FT233HP \/ FT232HP inclui um regulador Integrado + 1.2V Baixo Drop-Out (LDO). Tamb\u00e9m inclui buffers de dados de 1kbytes TX e RX. O FT233HP \/ FT232HP integra todo o protocolo USB no chip sem necessidade de firmware.<\/p>\n

MPSSE. Motores seriais s\u00edncronos multi-protocolo (MPSSE), capazes de acelerar at\u00e9 30 Mbits \/ s, fornece configura\u00e7\u00f5es flex\u00edveis de interface s\u00edncrona.<\/p>\n

Interface FT1248. O FT233HP \/ FT232HP suporta uma nova interface FT1248 semestr\u00e1lia propriet\u00e1ria com uma interface de barramento de dados bidirecional vari\u00e1vel que pode ser configurada como 1, 2, 4 ou 8-bits de largura e isso permite a flexibilidade para expandir o tamanho dos dados \u00f4nibus para 8 pinos. Para obter detalhes sobre os modos de 2 bits, 4 bits e 8 bits, consulte a Nota de Aplicativo An_167 FT1248 Serial Paralelo Paralelo B\u00e1sico.<\/p>\n

Taxa de transfer\u00eancia de dados. O FT233HP \/ FT232HP suporta uma taxa de transfer\u00eancia de dados at\u00e9 12 mbaud quando configurada como uma interface UART RS232 \/ RS422 \/ RS485 at\u00e9 40 mbytes \/ segundo sobre uma interface FIFO paralela s\u00edncrona 245 ou at\u00e9 8 mbyte \/ s acima de uma interface FIFO ass\u00edncrona 245 . Por favor, note que o FT233HP \/ FT232HP n\u00e3o suporta as taxas de transmiss\u00e3o de 7 mbaud 9 mbaud, 10 mbaud e 11 mbaud.<\/p>\n

Temporizador de lat\u00eancia. Um recurso do driver usado como um tempo limite para transmitir pacotes curtos de dados de volta ao PC. O padr\u00e3o \u00e9 16ms, mas pode ser alterado entre 1ms e 255ms.<\/p>\n

Funcionalidade de \u00f4nibus (acbus), invers\u00e3o de sinal e sele\u00e7\u00e3o de resist\u00eancia \u00e0 unidade. Existem 11 pinos de E \/ S configur\u00e1veis \u200b\u200bda ACBUS. Essas op\u00e7\u00f5es configur\u00e1veis \u200b\u200bs\u00e3o:<\/p>\n

1. Txden – transmitir Ativar para projetos RS485.
\n2. PWREN # – Controle de energia para poder de alta pot\u00eancia, desenhos movidos a \u00f4nibus.
\n3. Txled # – para pulsar um LED ap\u00f3s a transmiss\u00e3o de dados.
\n4. RXLED # – para pulsar um LED ap\u00f3s receber dados.
\n5. TX & RXLED # – O que pulsar\u00e1 um LED ap\u00f3s a transmiss\u00e3o ou a recep\u00e7\u00e3o de dados.
\n6. Sleep # – indica que o dispositivo entrando para o modo de suspens\u00e3o USB.
\n7. CLK30 \/ CLK15 \/ CLK7.5 – 30MHz, 15MHz e op\u00e7\u00f5es de sinal de sa\u00edda de rel\u00f3gio de 7.5MHz.
\n8. Trist-PU – Entrada puxada para cima, n\u00e3o usada
\n9. Drive 1 – sa\u00edda de sa\u00edda de alta
\n10. Drive 0 – sa\u00edda de condu\u00e7\u00e3o baixa
\n11. Modo de E \/ S – ACBUS Bit Bang<\/p>\n

Os pinos da ACBUS tamb\u00e9m podem ser configurados individualmente como Pinos GPIO, semelhantes ao modo de bang ass\u00edncrono. \u00c9 poss\u00edvel usar este modo enquanto a interface UART estiver sendo usada, fornecendo at\u00e9 4 pinos de E \/ S de finalidade geral (ACBUS 5, 6, 8 e 9) que est\u00e3o dispon\u00edveis durante a opera\u00e7\u00e3o normal. As linhas ACBUS podem ser configuradas com qualquer uma dessas op\u00e7\u00f5es de entrada \/ sa\u00edda, definindo bits no EEPROM externo.<\/p>\n

Descri\u00e7\u00f5es de bloco funcional<\/strong><\/p>\n

Tipo-c \/ pd phy e controlador. O FT233HP (ft233hpq e ft233hpl only) possui duas portas tipo C \/ PD. Cada porta tem a camada f\u00edsica do tipo C \/ PD requerida (phy) e controladores. A porta PD1 possui interruptores VCONN integrados suportando at\u00e9 100MW VConn Power.
\nMotor de pol\u00edtica de PD. O mecanismo de pol\u00edtica PD \u00e9 um processador 32bit RISC com RAM de dados 8KB e ROM de 48KB. Ele gerencia tanto o PD Port 1 quanto a porta 2. As configura\u00e7\u00f5es PD padr\u00e3o s\u00e3o armazenadas no c\u00f3digo-ROM. A porta PD1 pode atuar como pia de pot\u00eancia ou fun\u00e7\u00e3o de origem, suportando a troca de fun\u00e7\u00e3o normal de energia. Porta PD2 (somente FT233HPq e FT233HPL) atua como pia de energia, que pode ser conectado a um carregador de PD. Ao usar um EEPROM externo, \u00e9 poss\u00edvel alterar a configura\u00e7\u00e3o do PD com base em casos de uso espec\u00edficos, como a pia da porta 1, a porta 1 pia \/ azedo CE ou PD Carregou da porta 2 para a porta 1. PDO Tens\u00e3o \/ Perfis de corrente tamb\u00e9m podem ser personalizados usando EEPROM.
\nInterface de escravo i2c. O aplicativo tamb\u00e9m pode optar por controlar a pol\u00edtica do PD por MCU externo por meio da interface I2C. Neste caso, o mecanismo de pol\u00edtica PD integrado \u00e9 interrompido. O MCU externo tem controle total para os dois registros do PD Controller (somente FT233HPQ e FT233HPL apenas) por meio do I2C. Um sinal de interrup\u00e7\u00e3o tamb\u00e9m \u00e9 fornecido, de modo que uma interrup\u00e7\u00e3o para uma MCU externa pudesse ser declarada quando ocorrer um evento PD.
\nBloco gpio. O bloco GPIO fornece at\u00e9 8 pinos GPIO, que podem ser usados \u200b\u200bcomo controles de chave de energia com base na pol\u00edtica e perfis PD.<\/p>\n

Controladores UART \/ FIFO multi-prop\u00f3sito. O FT233HP \/ FT232HP possui um controlador independente UART \/ FIFO. Isso controla os dados do UART, 245 dados FIFO, o modo de serial r\u00e1pido (isolamento opto) ou bit-bang que podem ser selecionados pelo comando SETUP (FT_SETBITMODE). Cada controlador UART \/ FIFO multi-prop\u00f3sito tamb\u00e9m cont\u00e9m um MPSSE (mecanismo serial s\u00edncrono multi-protocolo). Usando este MPSSE, o controlador UART \/ FIFO multi-prop\u00f3sito pode ser configurado em comando de software, para ter um dos MPSSE (SPI (mestre), I2C e jtag).<\/p>\n

Motor de protocolo USB e controle FIFO. O protocolo USB controla e gerencia a interface entre o UTMI PHY e os FIFOS do chip. Tamb\u00e9m lida com o gerenciamento de energia e a especifica\u00e7\u00e3o do protocolo USB.<\/p>\n

Porta FIFO TX Buffer (1kbytes). Os dados do PC Host s\u00e3o armazenados nesses buffers a serem usados \u200b\u200bpelos controladores UART \/ FIFO multiusos. Isso \u00e9 controlado pelo motor de protocolo USB e no bloco de controle FIFO.<\/p>\n

Porta FIFO RX Buffer (1kbytes). Os dados dos controladores UART \/ FIFO multi-prop\u00f3sito s\u00e3o armazenados nesses blocos a serem enviados de volta ao PC Host quando solicitado. Isso \u00e9 controlado pelo motor de protocolo USB e no bloco de controle FIFO.<\/p>\n

Redefinir Generator – A c\u00e9lula do gerador de redefini\u00e7\u00e3o integrada fornece uma redefini\u00e7\u00e3o de energia confi\u00e1vel para o circuito interno do dispositivo na inicializa\u00e7\u00e3o. A entrada de redefini\u00e7\u00e3o (com largura de pulso min) permite que um dispositivo externo redefina o FT233HP \/ FT232HP. RESET # deve ser amarrado a VCCIO (+ 3.3V) se n\u00e3o estiver sendo usado.<\/p>\n

Geradores de taxa de transmiss\u00e3o – Os geradores de taxa de transmiss\u00e3o fornecem uma entrada X16 ou X10 para o UART de um rel\u00f3gio de refer\u00eancia de 120MHz e consiste de um pr\u00e9-escalador de 14 bits e 4 bits de registro que fornecem um ajuste fino da taxa de transmiss\u00e3o (usada para dividir por um n\u00famero mais uma fra\u00e7\u00e3o). Isso determina a taxa de transmiss\u00e3o do UART que \u00e9 program\u00e1vel de 183 bauds para 12 mbaud. Veja o aplicativo FTDI Nota An_120 Aliasing Taxas de transmiss\u00e3o VCP para mais detalhes.<\/p>\n

Interface EEPROM. Eeprom \u00e9 opcional. Quando usado sem um EEPROM externo, o FT233HP \/ FT232HP \u00e9 padronizado a um USB para um dispositivo de porta serial ass\u00edncrono com perfis padr\u00e3o em 2 portas de 2 tipos C \/ PD. Adicionar um 93LC66 EEPROM externo Permite a personaliza\u00e7\u00e3o do USB VID, PID, n\u00famero de s\u00e9rie, strings de descri\u00e7\u00e3o do produto e valor do descritor de energia do FT233HP \/ FT232HP para aplicativos OEM, bem como configura\u00e7\u00f5es de porta PD e perfis de energia PD. Outros par\u00e2metros controlados pelo EEPROM incluem Wake Up remoto, pux\u00e3o macio para baixo na for\u00e7a de desligamento de energia e de E \/ S PIN.<\/p>\n

O EEPROM deve ter uma ampla configura\u00e7\u00e3o de 16 bits, como um microchip 93lc66b ou equivalente a uma taxa de clock de 1Mbit \/ s no VCC = 3.0V a 3.6V. O EEPROM \u00e9 program\u00e1vel no circuito em USB usando um programa utilit\u00e1rio chamado FT_PROG dispon\u00edvel no site da FTDI – https:\/\/www.ftdichip.com\/. Isso permite que uma parte em branco seja soldada no PCB e programada como parte do processo de fabrica\u00e7\u00e3o e teste. Se nenhum EEPROM estiver conectado (ou o EEPROM estiver em branco), o FT233HP \/ FT232HP ser\u00e1 padr\u00e3o para as portas seriais. O dispositivo usa seu vid padr\u00e3o integrado (0403), PID (6044), descri\u00e7\u00e3o do produto e valor do descritor de energia. Nesse caso, o dispositivo n\u00e3o ter\u00e1 um n\u00famero de s\u00e9rie como parte do descritor USB.<\/p>\n

Regulador LDO. O regulador LDO + 1.2V gera os volts +1.2 para o n\u00facleo e a c\u00e9lula transceptor USB. Sua entrada (VREGIN) deve ser conectada a uma fonte de energia externa + 3.3V. Tamb\u00e9m \u00e9 recomendado adicionar um capacitor de filtragem externo ao Vregin. N\u00e3o h\u00e1 conex\u00e3o direta a partir da sa\u00edda + 1.2V (VREGOUT) e as fun\u00e7\u00f5es internas do FT233HP \/ FT232HP. O PCB deve ser roteado para conectar o VRegout aos pinos que exigem o + 1.2V, incluindo Vregin.<\/p>\n

Utmi phy. A c\u00e9lula de interface f\u00edsica do Universal Transceptor Macrocell (UTMI). Este bloco lida com a fun\u00e7\u00e3o de serdes (Serialise – Deserialise) de velocidade total \/ Hi-Speed \u200b\u200bpara os dados USB TX \/ RX. Isto
\nTamb\u00e9m fornece os rel\u00f3gios para o resto do chip. Um cristal de 12 MHz com \u00b1 30ppm deve ser conectado ao
\nOsci e Os pinos de Osco ou 12 MHz Oscilador devem ser conectados ao Osci, e a OSCO n\u00e3o \u00e9 deixada desconectada. Um resistor de 12k Ohm deve ser conectado entre a Ref e o GND no PCB.<\/p>\n

As fun\u00e7\u00f5es UTMI PHY incluem:<\/p>\n

\u2022 Suporta 480 mbit \/ s “Hi-Speed” (HS) \/ 12 Mbit \/ s “velocidade m\u00e1xima” (FS).
\n\u2022 Gera\u00e7\u00e3o e verifica\u00e7\u00e3o de sincroniza\u00e7\u00e3o \/ EOP
\n\u2022 Recupera\u00e7\u00e3o de dados e rel\u00f3gio do fluxo serial no USB.
\n\u2022 recheio de bits \/ unstuffing; bit material err ou detec\u00e7\u00e3o.
\n\u2022 gerencia o curr\u00edculo USB, acorde e suspenda as fun\u00e7\u00f5es.
\n\u2022 Rel\u00f3gio de Dados Paralelos \u00danicos com PLL no Chip para gerar rel\u00f3gios de dados de s\u00e9rie de maior velocidade.<\/p>\n

FT233HP \/ FT232HP Modo de interface UART Descri\u00e7\u00e3o<\/strong><\/p>\n

O FT233HP \/ FT232HP pode ser configurado como UART com drivers de linha externa, semelhante \u00e0 opera\u00e7\u00e3o com os dispositivos FTDI FT232R. Os exemplos a seguir ilustram como configurar o FT233HP \/ FT232HP com uma interface RS232, RS422 ou RS485.<\/p>\n

Configura\u00e7\u00e3o RS232.<\/strong><\/p>\n

A Figura 5 ilustra como o FT233HP \/ FT232HP pode ser configurado com uma interface UART RS232.<\/p>\n

\"A

Figura 5 – Configura\u00e7\u00e3o RS232<\/p><\/div>\n

Configura\u00e7\u00e3o RS422.<\/strong><\/p>\n

A Figura 6 ilustra como o FT233HP \/ FT232HP pode ser configurado como uma interface RS422.<\/p>\n

\"A<\/p>\n

Figura 6 – Configura\u00e7\u00e3o RS422<\/p>\n

Nesse caso, o FT233HP \/ FT232HP \u00e9 configurado como UART operando em n\u00edveis de TTL e um dispositivo de conversor de n\u00edvel (transceptor Duplex completo RS485) \u00e9 usado para converter os sinais de n\u00edvel TTL a partir dos n\u00edveis FT233HP \/ FT232HP para RS422. O sinal PWREN # \u00e9 usado para ativar os shifters de n\u00edvel, de modo que operam em uma corrente baixa quiescente quando a interface USB est\u00e1 no modo de suspens\u00e3o.<\/p>\n

\"A<\/p>\n

Configura\u00e7\u00e3o RS485.<\/strong><\/p>\n

A Figura 7 ilustra como o FT233HP \/ FT232HP pode ser configurado como uma interface RS485.<\/p>\n

Figura 7 – Configura\u00e7\u00e3o RS485<\/p>\n

Nesse caso, o FT233HP \/ FT232HP \u00e9 configurado como um UART operando em n\u00edveis de TTL e um dispositivo de conversor de n\u00edvel (meio transceptor RS485 duplex) \u00e9 usado para converter os sinais de n\u00edvel TTL dos n\u00edveis FT233HP \/ FT232HP para RS485. Com RS485, o transmissor s\u00f3 \u00e9 ativado quando um personagem est\u00e1 sendo transmitido do UART. O PIN TXDEN no FT233HP \/ FT232HP \u00e9 fornecido para exatamente essa finalidade, e assim o transmissor permite que sejam conectados ao TXDEN. RS485 \u00e9 uma rede multi-drop – i.e. Muitos dispositivos podem se comunicar uns com os outros em uma \u00fanica conex\u00e3o de cabo de dois fios. O cabo RS485 requer ser terminado em cada extremidade do cabo. Os links s\u00e3o fornecidos para permitir que o cabo seja terminado se o dispositivo estiver fisicamente posicionado em cada extremidade do cabo.<\/p>\n

FT245 Synchronous FIFO Interface Modo Descri\u00e7\u00e3o<\/strong><\/p>\n

Quando o FT233HP \/ FT232HP estiver configurado em um modo de interface FIFO s\u00edco fifo FT245, o tempo IO dos sinais usados \u200b\u200b\u00e9 mostrado na Figura 8, o que mostra detalhes para acesso a leitura e grava\u00e7\u00e3o. Os hor\u00e1rios s\u00e3o mostrados na Figura 8. Observe que apenas um ciclo de leitura ou grava\u00e7\u00e3o pode ser executado a qualquer momento. Os dados s\u00e3o lidos ou gravados na borda crescente do rel\u00f3gio clkout.<\/p>\n

\"Figura<\/p>\n

Figura 8 – Forma\u00e7\u00f5es de onda de sinal de interface FIFO S\u00edco FT245.<\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
Name<\/strong><\/td>\nMin<\/strong><\/td>\nNom<\/strong><\/td>\nMax<\/strong><\/td>\nUnits<\/strong><\/td>\nComments<\/strong><\/td>\n<\/tr>\n
t1<\/td>\n<\/td>\n16.67<\/td>\n<\/td>\nns<\/td>\nCLKOUT period<\/td>\n<\/tr>\n
t2<\/td>\n7.5<\/td>\n8.33<\/td>\n9.17<\/td>\nns<\/td>\nCLKOUT high period<\/td>\n<\/tr>\n
t3<\/td>\n7.5<\/td>\n8.33<\/td>\n9.17<\/td>\nns<\/td>\nCLKOUT low period<\/td>\n<\/tr>\n
t4<\/td>\n0<\/td>\n<\/td>\n9<\/td>\nns<\/td>\nCLKOUT to RXF#<\/td>\n<\/tr>\n
t5<\/td>\n0<\/td>\n<\/td>\n9<\/td>\nns<\/td>\nCLKOUT to read DATA valid<\/td>\n<\/tr>\n
t6<\/td>\n0<\/td>\n<\/td>\n9<\/td>\nns<\/td>\nOE# to read DATA valid<\/td>\n<\/tr>\n
t7<\/td>\n7.5<\/td>\n<\/td>\n16.67<\/td>\nns<\/td>\nOE# setup time<\/td>\n<\/tr>\n
t8<\/td>\n0<\/td>\n<\/td>\n<\/td>\nns<\/td>\nOE# hold time<\/td>\n<\/tr>\n
t9<\/td>\n7.5<\/td>\n<\/td>\n16.67<\/td>\nns<\/td>\nRD# setup time to CLKOUT (RD# low after OE# low)<\/td>\n<\/tr>\n
t10<\/td>\n0<\/td>\n<\/td>\n<\/td>\nns<\/td>\nRD# hold time<\/td>\n<\/tr>\n
t11<\/td>\n0<\/td>\n<\/td>\n9<\/td>\nns<\/td>\nCLKOUT TO TXE#<\/td>\n<\/tr>\n
t12<\/td>\n7.5<\/td>\n<\/td>\n16.67<\/td>\nns<\/td>\nWrite DATA setup time<\/td>\n<\/tr>\n
t13<\/td>\n0<\/td>\n<\/td>\n<\/td>\nns<\/td>\nWrite DATA hold time<\/td>\n<\/tr>\n
t14<\/td>\n7.5<\/td>\n<\/td>\n16.67<\/td>\nns<\/td>\nWR# setup time to CLKOUT (WR# low after TXE# low)<\/td>\n<\/tr>\n
t15<\/td>\n0<\/td>\n<\/td>\n<\/td>\n<\/td>\nWR# hold time<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Tabela 17 – FT245 Synchronous FIFO Interface Timings.<\/p>\n

Este modo usa uma interface s\u00edncrona para obter altas velocidades de transfer\u00eancia de dados. O chip dirige um rel\u00f3gio clkout de 60 MHz para o sistema externo a ser usado.<\/p>\n

Observe que o modo FIFO ass\u00edncrono deve ser selecionado no EEPROM antes de selecionar o modo FIFO S\u00edncronudo no Software.<\/p>\n

FT245 FIFO S\u00cdNCRO LEIA OPERA\u00c7\u00c3O<\/strong><\/p>\n

Uma opera\u00e7\u00e3o de leitura \u00e9 iniciada quando o chip drives rxf # baixos. O sistema externo pode ent\u00e3o dirigir o OE # baixo para ativar os drivers de barramento de dados antes de confirmar os dados com o sinal Rd # indo baixo. O primeiro byte de dados est\u00e1 no \u00f4nibus depois do OE # \u00e9 baixo. O sistema externo pode explodir os dados fora do chip, mantendo o RD # baixo ou ele pode inserir estados de espera no sinal Rd #. Se houver mais dados a serem lidos, ele ser\u00e1 alterado no rel\u00f3gio ap\u00f3s o Rd # amostrado baixo. Quando todos os dados foram consumidos, o chip dirige o RXF # alto. Quaisquer dados que aparecem no barramento de dados, ap\u00f3s o RXF # \u00e9 alto, \u00e9 inv\u00e1lido e deve ser ignorado.<\/p>\n

FT245 Synchronous FIFO Escrever Opera\u00e7\u00e3o<\/strong><\/p>\n

Uma opera\u00e7\u00e3o de grava\u00e7\u00e3o pode ser iniciada quando o TXE # \u00e9 baixo. Wr # \u00e9 trazido baixo quando os dados s\u00e3o v\u00e1lidos. Uma opera\u00e7\u00e3o de burst pode ser feita em cada rel\u00f3gio que fornece TXE # ainda \u00e9 baixa. O sistema externo deve monitorar o TXE # e seu pr\u00f3prio WR # para verificar se os dados foram aceitos. Tanto TXE # e WR # devem ser baixos para cada byte de dados a serem aceitos.<\/p>\n

FT245 Estilo Ass\u00edncrono FIFO Interface Modo Descri\u00e7\u00e3o<\/strong><\/p>\n

O FT233HP \/ FT232HP pode ser configurado como uma interface FIFO ass\u00edncrona. Este modo \u00e9 semelhante \u00e0 interface FIFO s\u00edncrona com a exce\u00e7\u00e3o de que os dados s\u00e3o escritos ou lidos a partir do FIFO na borda de queda dos sinais WR # ou RD #.<\/p>\n

Este modo n\u00e3o fornece um sinal clkout e n\u00e3o espera um sinal de entrada OE #. Os diagramas a seguir ilustram o tempo de modo de fifo ass\u00edncrono.<\/p>\n

\"Figura<\/p>\n

Figura 9 – FT245 Interface FIFO ass\u00edncrona Leia as formas de onda de sinal<\/p>\n

\"Figura<\/p>\n

Figura 10 – FT245 Asynchronous Interface FIFO Escreva formas de onda de sinal<\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
Time<\/strong><\/td>\nDescription<\/strong><\/td>\nMin<\/strong><\/td>\nMax<\/strong><\/td>\nUnits<\/strong><\/td>\n<\/tr>\n
T1<\/td>\nRD# inactive to RXF#<\/td>\n1<\/td>\n14<\/td>\nNs<\/td>\n<\/tr>\n
T2<\/td>\nRXF# inactive after RD# cycle<\/td>\n49<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T3<\/td>\nRD# to DATA<\/td>\n1<\/td>\n14<\/td>\nNs<\/td>\n<\/tr>\n
T4<\/td>\nRD# active pulse width<\/td>\n30<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T5<\/td>\nRD# active after RXF#<\/td>\n0<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T6<\/td>\nWR# active to TXE# inactive<\/td>\n1<\/td>\n14<\/td>\nNs<\/td>\n<\/tr>\n
T7<\/td>\nTXE# active to TXE# after WR# cycle<\/td>\n49<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T8<\/td>\nDATA to WR# active setup time<\/td>\n5<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T9<\/td>\nDATA hold time after WR# inactive<\/td>\n5<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T10<\/td>\nWR# active pulse width<\/td>\n30<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n
T11<\/td>\nWR# active after TXE#<\/td>\n0<\/td>\n<\/td>\nNs<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Tabela 18 – Tempo de FIFO ass\u00edncronos (com base nas sa\u00eddas de n\u00edvel de unidade padr\u00e3o)<\/p>\n